Il y a une voie qui n'a pas été décrite dans cet article, c'est celle des langages «DSL» pour Domain Specific Language qui sont des langages de description matériel embarqués dans d'autre langage plus classique. Ces «HDL» génèrent ensuite du Verilog (moins souvent du VHDL) pour la synthèse. Ces langages sont de plus en plus utilisés dans l'industrie : nMigen/Litex (Python), Chisel (Scala), Clash (Haskell), MyHDL (Python) , SpinalHDL (Scala), Silice (C++ ~ presque un HLS).

Une foule (immense !) de modules VHDL open source.

Un nouveau standard de connecteur pour les FPGA. Entre le PMOD et le FMC.

L'université de Princeton était jalouse du succès de Berkeley avec leur RiscV. Du coup ils ont sorti une spécification open source de FPGA !
Avec PRGA il est possible de construire son propre fpga à partir d'un script en python. Le code est généré sous forme de Verilog et est ... synthétisable ou transformable en ASIC.
Nous ne sommes plus très loin de la singularité OpenSource pour les FPGA :)

Le front de libération des FPGA version international !

Un simple BFM avec cocotb

Pas mal !

Pour comparer les performances des différents FPGA et de leurs kits (ainsi que la chaîne de synthèse)

@ico_TC promet $3000 a celui qui liberera le Trion T8:
«I announce a 3000 USD bounty payable to the first person releasing software tools as open source and demonstrating picoSoC running any software bitstream generated with Yosys and nextpnr for https://efinixinc.com/promo/products-devkits-xyloni.php
This bounty is time limited until end of 2021.»