Delete   Set public   Set private   Add tags   Delete tags
  Add tag   Cancel
  Delete tag   Cancel
Daily Weekly Monthly

Daily Shaarli

Previous day
All links of one day in a single page.
Next day

December 17, 2020

Portage de TapTempo en VHDL | Front de Libération des FPGA

Le logiciel de simulation ghdl a vraiment bien évolué. Il est désormais possible de s'en servir également pour la synthèse.
C'est ce que nous allons voir dans cette dépêche.

linuxfr flf vhdl ghdl yosys colorlight taptempo
icesugar-chisel

Des exemple chisel appliqués à la carte icesugar (ecp5).

flf ecp5 chisel