Voici les outils libres permettant de travailler avec du VHDL.
- GHDL: Basé sur Gcc permet de simuler du VHDL.
- ghdl-yosys-plugin: Plugin pour utiliser ghdl dans yosys (le logiciel de synthèse verilog).
- nvc: Basé sur LLVM permet de simuler du VHDL
- FreeHDL: Module du projet Qucs pour simuler du VHDL
- VerilatorVHDL: un fork de verilator permettant de convertir des modèle VHDL synthétisable en objet C++/SystemC permettant d’accélérer la simulation.
Bibliothèques de code VHDL
- Platform-independent core collection: Dépot de code open source d’OHWR.
Documents
- IEEE_1076.6 : Le standard IEEE sur la partie synthétisable du VHDL.
- Coding Style du CERN: Les conseils de codage VHDL d’OHWR.
Web
- NandLand: une foule d’exemples en VHDL.
- Surf-VHDL: un bon blog bourré d’articles tutoriel pour apprendre le VHDL du testbench à la synthèse.
- Open Hardware Repository (ohwr) : Une foule de liens et de conseil pour coder en VHDL