Voici les outils libres permettant de travailler avec du Verilog.

Simulation

• Icarus Verilog (iverilog): La base de la simulation en verilog. Mais iverilog fait bien plus que la simple simulation. Il est aussi capable de simuler du systemVerilog et est en bonne voie pour faire la simu VHDL. L’objectif étant de pouvoir faire de la simulation mixte
• cver: Simulateur interprété permettant de simuler du verilog à la norme IEEE 1364-1995. Supporte aussi quelques fonctionnalité du verilog 2001.
• verilator: Ce simulateur vérilog a la particularité de convertir le vérilog à simuler en code C++, qui une fois compilé, permet de simuler avec une rapidité comparable au meilleurs simulateurs privateurs du marché. Cela permet également de réaliser ses testbench en SystemC.
• VeriWell: Ancien simulateur privateur avec interface graphique pour windows qui a été libéré par Wellspring Solutions. Le manuel est disponible en pdf.
• CVC: logiciel de simulation full IEEE 1364, libéré par la société Tachyon Design Automation.

Conversion

• Verible: un parseur SystemVerilog opensource de Google.
• vhd2vl: conversion de VHDL synthétisable vers verilog. La version 2.4 est à l’arrêt et l’auteur souhaite son intégration dans icarus. Le liens fourni est une version patchée pour être compilable sous Debian Jessie.
• vhdlpp: fait parti du projet Icarus Verilog et permet de convertir du VHDL en Verilog.
• ghdl-yosys-plugin: un plugin yosys permettant d’utiliser GHDL (et donc du VHDL) pour la synthèse avec yosys.