Il est important de pouvoir tester ses design HDL en simulation. On passe souvent du temps à réinventer la roue pour générer les signaux de bus standard, pourtant il existe plusieurs frameworks de test libre.

VHDL

• UVVM: Maintenu par la société Bitvis et basé sur VHDL-2008, ce framework est plutôt bien étoffé avec les modèles pour les bus AXI, Avalon, I²C, … Le problème principale de ce framework est qu’il est basé sur VHDL-2008 qui est mal supporté par GHDL.
• OSVVM:

System-Verilog

• UVM:  Supporté par accelera, permet de faire des testbenchs en SystemVerilog. Si le simulateur permet de faire de la simulation mixte on peut simuler du VHDL et du Verilog avec. Cependant il n’existe pas à l’heure actuelle de simulateur libre mixte.

Python

• Cocotb : Module python permettant d’écrire son testbench en Python. Ce module n’est pas un simulateur HDL mais un module permettant de piloter un simulateur libre ou non (cosimulation). Permet de piloter Icarus, mentor, cadence, …