Les logiciels libres de synthèses reste encore des projets de recherches soutenu par des laboratoires. Il est difficiles de s’en servir en l’état pour développer sur des FPGA du commerce.
- ABC: Maintenu par l’université de Berkeley, utilise un format de netlist AIGER et/ou BLIF
- OdinII
Verilog
- Yosys: logiciel de synthèse verilog.
- VTR: Verilog To Routing, un projet universitaire d’outils de synthèse et placement-routage utilisant une base verilog. VTR synthétise à destination de fpga théorique, mais il y aurait une méthode pour cibler de vrais FPGA.
J’ai lu https://linuxfr.org/news/sortie-de-yosys-open-synthesis-suite-0-8 mais impossible de laisser un commentaire !?… Donc j’essaye de poser ma question ici : comment/où « obtenir » le « mylib.lib » (fourni par le fabriquant de FPGA ? à compiler par soi-même ?…) que l’on doit utiliser avec dfflibmap puis abc ?