L’annonce a été faite mardi 16 octobre par W. Clifford : La version 0.8 de Yosis, un logiciel libre de synthèse Verilog est sortie.
Dans le process de développement FPGA/ASIC la synthèse est l’étape de conversion du modèle matériel simulé en « netlist RTL » d’où l’on peut dériver le circuit réel.
- Site officiel de Yosys (77 clics)
- Page de téléchargement de la version 0.8 (12 clics)
- La liste des changement dans le fichier CHANGELOG du projet (14 clics)