Monthly Shaarli

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July, 2026

cachanova/synth-explorer: Compiler Explorer for RTL: synthesize Verilog with Yosys and explore timing paths, logic depth, and fanin/fanout interactively

Un explorateur de circuits générés/synthétisé avec yosys.

Pour visualiser graphiquement le schema RTL généré par yosys !

Frame - Media conversion reimagined - Liens en vrac de sebsauvage

Une interface graphique pour ffmpeg écrite en Rust.

Aegis Authenticator - Liens en bazar

Une appli d'otp recommandé