Weekly - Week 18 (May 3, 2021)

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Week 18 (May 3, 2021)

djg/verilated-rs: Verilator Porcelain

J'étais sur que ça existait : Verilator en Rust.
Faudra tester à l'occasion.

rust verilator flf

Using Docker To Sail Through Open-Source Xilinx FPGA Development | Hackaday

Super diagramme résumant la situation de l'open-source dans les FPGA.

flf

Pourquoi pas le vélo? – carfree.fr

«en casquant les cyclistes pour les protéger, les élus fuient leur responsabilité de « casquer » pour financer des pistes cyclables qui protégeraient les cyclistes bien davantage»

vélo potitique

Using Xilinx Open Source FPGA Toolchain on Docker Containers | by Carlos Eduardo | Apr, 2021 | Medium

flf xilinx docker

Panorama des Langages de Description de Matériel - ELSYS Design

Il y a une voie qui n'a pas été décrite dans cet article, c'est celle des langages «DSL» pour Domain Specific Language qui sont des langages de description matériel embarqués dans d'autre langage plus classique. Ces «HDL» génèrent ensuite du Verilog (moins souvent du VHDL) pour la synthèse. Ces langages sont de plus en plus utilisés dans l'industrie : nMigen/Litex (Python), Chisel (Scala), Clash (Haskell), MyHDL (Python) , SpinalHDL (Scala), Silice (C++ ~ presque un HLS).

flf fpga hdl

alainmarcel/Surelog: SystemVerilog 2017 Pre-processor, Parser, Elaborator, UHDM Compiler. Provides IEEE Design/TB C/C++ VPI and Python AST API. Compiles on Linux gcc, Windows msys2-gcc & msvc, OsX

Un parseur SystemVerilog

flf verilog systemverilog

The world's first DSP based on RISC-V ISA is about to be mass-produced - RISC-V International

Bientôt un DSP en RISC-V

riscv