5 private links
Comment reproduire un bug dans une transmission grâce à la méthode formelle.
Sous le coude: un filtre gtkwave pour afficher les états dans le chronogramme plutôt que leurs codes
Pong en verilog
Pipeline C permet de décrire un composant numérique en C puis de générer du VHDL pour la synthèse.
Un simulateur de DRAM en SystemC/TLM. Maintenant opensource
Toute l'introduction pour apprendre à faire de la vérification formelle avec yosys.
Corescore est un outils permettant d'intégrer des cœurs de processeurs SERV (RISC-V) dans un FPGA.
L'idée du corescore est de faire fonctionner le plus possible de SERV en parallèle.
Ça donne une métrique pour comparer les FPGA.
Par exemple, pour la colorlight on peut mettre 55 cores : https://github.com/olofk/corescore/commit/f8935218df2a2c7190ddfc44beaaa7aa4b140d8c
Un gros core RV64 opensource pour les FPGA écrit en Verilog + BlueSpec
Un «ngspice like» opensource lui aussi. Optimisé pour être exécuté sur des architectures massivement parallèle.
un contrôleur USB en verilog en moins de 400LUT.
La bibliothèque de simulation de Xilinx Unisim est désormais publiée en opensource (licence apache) \o/
Développement d'un core RISC-V en Chisel par des Pakistanais.
Ils n'ont pas du tout les chevilles qui enflent chez QuickLogic !
Couverture de test avec CocoTB
To follow