Un module python qui parse le VHDL et le Verilog pour en sortir des symboles composants.

Ingérierie inverse du premier FPGA de l'histoire : Le XC2064 de chez Xilinx.

Un sérieux concurrent pour les cartes Zync.
Un dual core ARM Cortex A9 avec un FPGA 110KLut pour $35.

#Lattice liste les cartes de développements #opensource utilisant leurs #FPGA sur leur site officiel désormais.
Bientôt une évocation des logiciels de synthèse et de placement routage libre pour leurs produits ?
#yosys #nextpnr #arachnepnr

La doc en images du SERV (processeur RISC-V microscopique).

Comment reproduire un bug dans une transmission grâce à la méthode formelle.

Sous le coude: un filtre gtkwave pour afficher les états dans le chronogramme plutôt que leurs codes

Pong en verilog

Pipeline C permet de décrire un composant numérique en C puis de générer du VHDL pour la synthèse.

Un simulateur de DRAM en SystemC/TLM. Maintenant opensource

Toute l'introduction pour apprendre à faire de la vérification formelle avec yosys.

Corescore est un outils permettant d'intégrer des cœurs de processeurs SERV (RISC-V) dans un FPGA.
L'idée du corescore est de faire fonctionner le plus possible de SERV en parallèle.

Ça donne une métrique pour comparer les FPGA.

Par exemple, pour la colorlight on peut mettre 55 cores : https://github.com/olofk/corescore/commit/f8935218df2a2c7190ddfc44beaaa7aa4b140d8c

Un gros core RV64 opensource pour les FPGA écrit en Verilog + BlueSpec

Un «ngspice like» opensource lui aussi. Optimisé pour être exécuté sur des architectures massivement parallèle.

un contrôleur USB en verilog en moins de 400LUT.

La bibliothèque de simulation de Xilinx Unisim est désormais publiée en opensource (licence apache) \o/