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This repository shows how to convert a complex VHDL design into a single, synthesizable, plain-Verilog module using GHDL's synthesis feature.
Pour lister les boites à livres sur Colmar dans openstreet map :
[out:json][timeout:25];
// Définir la zone autour de Colmar
(
node["amenity"="public_bookcase"](http://48.044,7.311,48.116,7.398);
way["amenity"="public_bookcase"](http://48.044,7.311,48.116,7.398);
relation["amenity"="public_bookcase"](http://48.044,7.311,48.116,7.398);
);
out body;
>;
out skel qt;
``«Nous avions le droit d’être naïfs au milieu des années 2000, quand on nous vendait le web social comme une utopie.»
Appeler du python depuis du SystemVerilog.
Une carte de développement FPGA (ICE40) au format ... microsd !
Votre shell n'a pas la completion ni le rappel des commandes de l'historique ?
Pas grave, avec rlwrap vous pouvez les ajouter sans rien modifier au programme.
Exemple avec tclsh:
$ rlwrap tclsh
% puts "c'est fastidieux sans rappel de l'historique"
c'est fastidieux sans rappel de l'historique
%[flèche haut]
% puts "c'est fastidieux sans rappel de l'historique"
Participez au lancement du 1er polar francophone qui met en scène une équipe de livreurs à vélo-cargo.
Et ça continue ...
Quand est-ce que ça va s'arrêter ?
Il est temps de former les forces de l'ordre également.
Oui mé lé cyclisss'
800€ de frais de justice, c'est vraiment pas cher payé.
Si vous voulez tuer quelqu'un, faite le avec une voiture.
Un analyseur syntaxique VHDL écrit en rust. Disponible pour VSCode, Emacs, NeoVim, ...
Un cours complet sur l'analyse static des timings.
hu hu hu
Perso je préfère le terme silo social ;)
En tout cas c'est une très mauvaise idée, il faut que les gestionnaires d'instances mastodon bloquent facebook.
Un script python pour flouter les visages automatiquement dans les vidéos.
Très pratique.
Un ordinateur à monter soit même avec une entrée clavier (PS2) une sortie écran (VGA) pour ... 1€ (hors taxe).
Toute la liste des Emoji unicode
super article à transférer à tous ces contacts whatsapp ;)
C'est un service du gouvernement, c'est une bonne pratique.
Il arrive que le gouvernement propose de bonne choses ;)
Pourquoi le rêve du bitcoin est fini.
Pour debuger du rust
\o/
Un site pour organiser des votes au jugement majoritaire.
«sous le RN, on continuera de détruire vos services publics ; on continuera de péter vos retraites ; on continuera de tirer vos salaires vers le bas. Mais vous pourrez tabasser des noirs et des homos sans risque.»
juste un pense bête pour tester une image docker :
docker run -it --rm -v $(pwd):/docs sphinxdoc/sphinx-latexpdf:7.3.7 bash 
Renesas SLG7EVBFORGE FPGA dev board, built around SLG47910V is Renesas' first low-density FPGA in the ForgeFPGA family. The FPGA includes 1120 LUTs, 1120
Le numérique contre l'extrême droite
Tuto zephyr, la suite
Un petit tutoriel de Adam Taylor sur l'utilisation de l'analyseur logique intégré de CologneChip pour le Gatemate.
Oak Development Technologies’ RPGA Feather board integrates the Raspberry Pi RP2040 microcontroller with the iCE5LP4K FPGA from Lattice Semiconductor into
Trop classe, une chambre EMC bidouillée avec un vieux micro-onde !
Un concept de tetris où les briques «tombent» du coté droit et gauche de l'écran en même temps et où il faut faire des lignes verticales.
Wow trop bien, de la trigonométrie en image animées (javascript)
formal verification in Rust
Excellent :)
À pied ou à vélo, ayez le réflexe Vigilo
Hello ! Cette semaine sur Twitter j’ai été contacté par une utilisatrice qui avait vu le tweet ci-dessus et qui me demandait mon avis sur les caméras. Ce qui tombe très bien car j’adore…
Une «sonde de debug» pour le FPGA opensource basée sur Amaranth.