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Un projet d'exemple en Clash
Un HDL qui ne donne pas envie de s'arracher les cheveux. Inspiré de Rust et Clash. Hmm à voir.
use your reMarkable as a graphics tablet. Contribute to Evidlo/remarkable_mouse development by creating an account on GitHub.
This repository shows how to convert a complex VHDL design into a single, synthesizable, plain-Verilog module using GHDL's synthesis feature.
Pour lister les boites à livres sur Colmar dans openstreet map :
[out:json][timeout:25];
// Définir la zone autour de Colmar
(
node["amenity"="public_bookcase"](http://48.044,7.311,48.116,7.398);
way["amenity"="public_bookcase"](http://48.044,7.311,48.116,7.398);
relation["amenity"="public_bookcase"](http://48.044,7.311,48.116,7.398);
);
out body;
>;
out skel qt;
``«Nous avions le droit d’être naïfs au milieu des années 2000, quand on nous vendait le web social comme une utopie.»
Appeler du python depuis du SystemVerilog.
Une carte de développement FPGA (ICE40) au format ... microsd !
Votre shell n'a pas la completion ni le rappel des commandes de l'historique ?
Pas grave, avec rlwrap vous pouvez les ajouter sans rien modifier au programme.
Exemple avec tclsh:
$ rlwrap tclsh
% puts "c'est fastidieux sans rappel de l'historique"
c'est fastidieux sans rappel de l'historique
%[flèche haut]
% puts "c'est fastidieux sans rappel de l'historique"
Participez au lancement du 1er polar francophone qui met en scène une équipe de livreurs à vélo-cargo.
Et ça continue ...
Quand est-ce que ça va s'arrêter ?
Il est temps de former les forces de l'ordre également.
Oui mé lé cyclisss'
800€ de frais de justice, c'est vraiment pas cher payé.
Si vous voulez tuer quelqu'un, faite le avec une voiture.
Un analyseur syntaxique VHDL écrit en rust. Disponible pour VSCode, Emacs, NeoVim, ...
Un cours complet sur l'analyse static des timings.
hu hu hu
Perso je préfère le terme silo social ;)
En tout cas c'est une très mauvaise idée, il faut que les gestionnaires d'instances mastodon bloquent facebook.