Yosys n'est pas qu'un logiciel de synthèse désormais. Il peut maintenant faire la simulation verilog !

Nouvelle version de GHDL

Le programme de l'orconf 2017, la conférence sur les solutions open-sources pour le FPGA et autres ASIC

Bientôt des FPGA en 3D !

Un outils libre d'analyse de timing pour le design FPGA

Mon article est disponible en intégralité sur le site d'opensilicium maintenant visiblement.

Retour d'expérience d'un débutant Chisel.

Un microcontrôleur 8bits en VHDL

Un tuto sur le «framework» UVM dans le cas d'un driver Wishbone

Génération de test UVM à partir de diagramme wavedrom

Un autre HDL en Haskell

Faire des machines d'état graphiquement en clique cliqui puis les convertir en VHDL ou Verilog

Je viens d'avoir une révélation ;)

Mise à jour de ma «carte» des différents logiciels open source pour le FPGA

Coude

Firrtlator est au firrtl ce que Verilator est au verilog : un «compilateur» transformant du FIRRTL en classe C++ pour la simulation rapide.

ps: firrtl est un langage de «netlist» utilisé comme intermédiaire avec Chisel3.