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Open Logic is an open-source VHDL library of vendor-independent FPGA components like FIFOs, CDCs, and interfaces, designed to save you time.
(Icarus + Ngspice) + cocotb = SpiceBind !
SpiceBind – spice inside HDL simulator. Contribute to themperek/spicebind development by creating an account on GitHub.
Spade is a hardware description language inspired by modern software languages.
This repository contains a fast VHDL language server and analysis library written in Rust.
The speed makes the tool very pleasant to use since it loads projects really fast and does not consume a lot of ram. A 200.000 line VHDL project is analyzed in 160 ms on my Desktop using 8 cores and only consumes 180 MByte of RAM when loaded.
I very much appreciate help from other people especially regarding semantic analysis of VHDL. You do not need to be a programmer to help, it is even more helpful to interpret and clarify the VHDL standard and provide minimal examples and describe how they should work according to the standard. Further information about contributing can be found by reading the Contributors Guide
Un projet d'exemple en Clash
Un HDL qui ne donne pas envie de s'arracher les cheveux. Inspiré de Rust et Clash. Hmm à voir.
Un langage de programmation pour analyser les traces VCD.
Ho, une entreprise spécialisé dans la vérification/simulation HDL pour FPGA et ASIC qui s'intéresse à CocoTB !
Ça y est, les outils open-source percent dans ce monde très fermé !
Sortie de Chisel 3.6
Commencer avec Cocotb sous Windows
Bonne année,
Et si on profitait de cette nouvelle année pour mettre de coté le Verilog/VHDL et passer à Chisel ?
nMigen a changé de nom. Comme ça on ne le confondra plus avec Migen.
Un cours à l'université de Californie de Santa Cruz sur la méthode agile appliqué au matériel (FPGA). Avec Chisel comme support de langage pour la description matériel (HDL)
Un HDL basé sur Dart ?
Wyre: un nouveau HDL
Il faudra vraiment que je m'y colle un de ces quatres.
L'autre testbench HDL en python
La liste des modules «officiels» pour simuler différents bus avec CocoTB
Documenter son code HDL avec TerosHDL
Encore un langage de description hardware que je ne connaissais pas : RubyRTL.
Bon par contre difficile de trouver beaucoup de doc dessus.
Il y a une voie qui n'a pas été décrite dans cet article, c'est celle des langages «DSL» pour Domain Specific Language qui sont des langages de description matériel embarqués dans d'autre langage plus classique. Ces «HDL» génèrent ensuite du Verilog (moins souvent du VHDL) pour la synthèse. Ces langages sont de plus en plus utilisés dans l'industrie : nMigen/Litex (Python), Chisel (Scala), Clash (Haskell), MyHDL (Python) , SpinalHDL (Scala), Silice (C++ ~ presque un HLS).
Le langage de description matériel Clash est désormais affilié à la fondation Haskell.
Un projet d'allier Chisel avec UVM
Pour les explications c'est par là : https://github.com/chiselverify/documentation/tree/master/presentations
Exemple de multiplication «lente» en chisel (avec des sommes).
Petit rappel sur les interfaces ready/valid
Un analyseur de spectre écrit en Chisel
Pipeline C permet de décrire un composant numérique en C puis de générer du VHDL pour la synthèse.
Il fallait que ça vienne un jour : un langage de description hardware en Rust.
\o/
Version 2.0 du chisel book. Avec une version traduite en Chinois.
Sortie de la version 1.3.0 de Cocotb. \o/
Si c'est pas testé, c'est cassé !
Un RISC-V de noël ;)
À noter que celui là est en VHDL, ce qui n'est pas si fréquent.
(open-source bien sûr on est sur le FLF ici)
Les logiciels de synthèse fourni par les constructeurs sont ils bon ?
Question intéressante
Un petit tuto sur «où commencer» pour Chisel3
To get time (step) simply use 't'.
class MyTest (dut: MyModule) extends PeekPokeTester(dut) {
step(1)
println("Step value is " + t)
...Petite revue du Livre de Martin Schoeberl
\o/ cool ! \o/
Une introduction à Chisel
Une analyse du processeur VexRiscV écrit en SpinalHDL. Le SpinalHDL à le même gros défault que Chisel : C'est du Scala, et la courbe d'apprentissage est (vraiment) raide.
Oubliez le chisel-tutorial, passez au generator-bootcamp.
Another Python test frameworks for HDL design (using verilator as simulator for verilog part)
Hardware description language + testing frameworks in Python
Jamais deux sans trois, après Chisel et SpinalHDL voici DFiant : un langage de description matériel basé sur Scala.
Scala à la côte dans le domaine du HDL ! Perso je fait du chisel et j'ai encore un peu de mal à me faire à l'écosystème de scala.
Le process de release à l'air de bien tourner maintenant.
Qui y a-t-il dans la nouvelle release de Chisel 3.0.0 ? Beaucoup de chose permettant de dire que Chisel est maintenant un langage HDL mature.
Décrivez vos registre sur cette page web, il vous génère le VHDL/systemverilog, le simulateur C et la doc pour AXI4 ;)
Pour réduire la taille des lignes dans cocotb, il suffit d'exporter la variable suivante dans son makefile :
export COCOTB_REDUCED_LOG_FMT=1
Sinon la largeur des lignes est ... infinie et c'est illisible.
lowRISC recrute en angleterre
Un autre HDL en Haskell
Encore un nouveau langage HDL ?
Comment utiliser Cocotb pour générer de beaux chronogramme wavedrom.
Firrtlator est au firrtl ce que Verilator est au verilog : un «compilateur» transformant du FIRRTL en classe C++ pour la simulation rapide.
ps: firrtl est un langage de «netlist» utilisé comme intermédiaire avec Chisel3.
Une description de PoC
Un nouvel article sur le site du FLF pour Chisel3.
Petit cours de l'enst
Ça y est, première release de Chisel3. Un langage HDL Synthétisable Synchrone basé sur Scala.
Première release de PoC (Pile of Cores). Une librairie opensource d'IP-Core HDL avec une infrastructure de «makefile-python».