Un éditeur de chronograme pour la documentation.
Programme windows, mais fonctionne apparemment bien sous linux avec wine.
Par contre je ne trouve pas les sources (la licence apache 2 est une licence libre ?)

Petite dépêche pour chisel3 sur linuxfr

Petit cours de l'enst

Converting VHDL to Verilog.

Ça y est, première release de Chisel3. Un langage HDL Synthétisable Synchrone basé sur Scala.

Tutorial pour faire clignoter une led en clash

J'ai eu le même problème, mais c'était parce que je ne sourçait pas les settings.

Bientôt Fedora supportera l'architecture libre RISC-V !

Why not open-source

Python + Zynq = PYNQ

Tutoriel microblaze

Ça y est, Xilinx se décide à intégrer le spartan dans la série 7 !

Un sniffer USB sur FPGA spartan6

Oubliez Quartus, ISE et autre vivado, passez à VDT !

N'utilisez pas SystemVerilog, passez plutôt à Cocotb (python)

On ne dit plus «altera» maintenant que la société a été racheté par Intel.
Il n'y a plus qu'intel.
L'apf6_sp est donc constituée d'un Intel cycloneV et non plus d'un Altera CycloneV ;)