Petit tutoriel fpga/verilog/verilator/yosys

Google finance le support des Spartan 3 et Spartan6 dans Yosys.

On peut utiliser yosys pour la synthèse des fpga de Lichee Tang (anlogic)

L'explication de la synthèse VHDL vers ... du PCB

Synthèse Verilog discrète, à base de composant 74xxx

Un parseur VHDL qui a pour but de devenir y front-end pour Yosys.
Voir reddit : https://www.reddit.com/r/yosys/comments/c46qjc/vhdl_ast_representation_and_rtil_conversion/

Un papier écrit par les super-stars du FPGA libéré qui présente la chaine de developpement FPGA libre avec leurs outils.

Quand tu utilises Yosys pour prouver un texte de la bible !

Pour s'y retrouver dans la jungle symbiflow ... pas sur que ça aide tant !

De la simulation Verilog dans le browser.
Source hackadays https://hackaday.com/2018/09/03/visualizing-verilog-simulation/

Comment vérifier formellement un composant asynchrone.

Entretien avec Clifford, le libérateur de la synthèse FPGA ;)

Clifford nous fait du teasing ? Aurait-il quelque chose de bon à nous annoncer prochainement ?

Yosys n'est pas qu'un logiciel de synthèse désormais. Il peut maintenant faire la simulation verilog !

Après les ICE40 de lattice, voici bientôt les Coolrunner-II de xilinx supporté par Yosys \o/