coude aussi :
https://www.reddit.com/r/yosys/comments/488k8h/writing_spice_output/

Sous le coude : il est possible d'utiliser yosys pour générer des netlist ngspice et faire de la simu analogique donc ?

Il est possible de synthétiser des design sur MAX10 et CycloneIV (anciennement altera) de Intel avec le logiciel libre Yosys.
Bon Yosys n'est que la partie synthèse de la chaine de développement FPGA, il faut encore le placement routage et la génération du bitstream. Mais ça reste une excellente nouvelle pour le front de libération des fpga ;)

Vérification formelle en verilog avec Yosys au CCC

Comment synthétiser du verilog pour Xilinx avec Yosys