Un tutoriel pour les outils libre de synthèse VHDL Alliance.

Converting VHDL to Verilog.

\o/ OSVVM, une librairie de test pour le VHDL supporte désormais GHDL. À nous la liberté !

Coude

Le modèle UVVM devient open-source

Du VHDL au cinéma !

coude

Un cours très complet sur Chisel et scala. Chisel est le nouveau langage «synthétisable par construction» qui doit envoyer VHDL et Verilog aux oubliettes de l'électronique ;)

Créer un esclave Avalon-MM en VHDL

Un language de description hardware basé sur Haskell permettant de simuler ses composants en Haskell pure. Permet aussi de générer le design synthétisable en VHDL.

Un petit outils pour convertir du vhdl en verilog

Liste des logiciels pour l'électronique inclus dans la distribution Fedora.