Ce projet permet d'écrire des modules «boites» pour GNU-Radion en Verilog. Le verilog ne sera pas synthétisé mais compilé avec Verilator pour permettre d'effectuer sa tâche de traitement du signal.

Comme verilator est extrêmement rapide, cela permet d'avoir le traitement en production sur son PC et de pouvoir le synthétiser ultérieurement sur FPGA si besoin.

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