cachanova/synth-explorer: Compiler Explorer for RTL: synthesize Verilog with Yosys and explore timing paths, logic depth, and fanin/fanout interactively

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Un explorateur de circuits générés/synthétisé avec yosys.

Pour visualiser graphiquement le schema RTL généré par yosys !

synth-explorer · yosys · rtl · flf · gui · synthesys · verilog

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