Un outil de conversion de SystemVerilog vers du Verilog.
Pratique quand on a des vieux soft de synthèse proprio qui n'acceptent pas le SystemVerilog

Un plugin opensource pour faire du SystemVerilog avec Yosys.

Point de vu intéressant : «Si les vendeurs poussent plus facilement Verilog à la place de VHDL c'est parce qu'une licence de simulateur SystemVerilog coûte nettement plus cher qu'un license pour simuler du VHDL. Pour ce dernier, la version gratuite des simulateurs suffit même souvent».

Il est temps de dire merci et au revoir à UVM !

Un convertisseur SystemVerilog vers Chisel.

Pourrons nous bientôt faire du SystemVerilog avec des logiciels open source ?

Article qui semble intéressant sur la simulation en SystemVerilog ... mais c'est du russe !

On peut désormais faire de la simulation UVM avec Verilator, grace à l'ajout du scheduler dynamic par Antmicro

Un core HDMI en SystemVerilog

Un parseur SystemVerilog

Un compilateur SystemVerilog (et pas un synthétiseur) libre développé conjointement par Antmicro, google et la CHIPS Alliance.

Google nous propose un nouveau logiciel libre pour parser du systemVerilog.

Comment faire de la preuve formelle avec Chisel

N'utilisez pas SystemVerilog, passez plutôt à Cocotb (python)

Blog de Tiksan qui regorge d'IP de vérification opensource écrites en systemVerilog.