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Pipeline C permet de décrire un composant numérique en C puis de générer du VHDL pour la synthèse.
Il fallait que ça vienne un jour : un langage de description hardware en Rust.
\o/
Version 2.0 du chisel book. Avec une version traduite en Chinois.
Sortie de la version 1.3.0 de Cocotb. \o/
Si c'est pas testé, c'est cassé !
Un RISC-V de noël ;)
À noter que celui là est en VHDL, ce qui n'est pas si fréquent.
(open-source bien sûr on est sur le FLF ici)
Les logiciels de synthèse fourni par les constructeurs sont ils bon ?
Question intéressante
Un petit tuto sur «où commencer» pour Chisel3
To get time (step) simply use 't'.
class MyTest (dut: MyModule) extends PeekPokeTester(dut) {
step(1)
println("Step value is " + t)
...Petite revue du Livre de Martin Schoeberl
\o/ cool ! \o/
Une introduction à Chisel
Une analyse du processeur VexRiscV écrit en SpinalHDL. Le SpinalHDL à le même gros défault que Chisel : C'est du Scala, et la courbe d'apprentissage est (vraiment) raide.
Oubliez le chisel-tutorial, passez au generator-bootcamp.
Another Python test frameworks for HDL design (using verilator as simulator for verilog part)
Hardware description language + testing frameworks in Python