Des machines d'états avec graphviz

Un logiciel client-serveur avec un ide client multi plate-formes pour apprendre le VHDL et pour noter les élèves.

Quelques astuces pour faire du verilog avec vim

Si vous voulez donner votre avis sur le futur logo verilator.

Un processeur riscv développé en une nuit. En verilog, avec le compilateur configuré et un programme helloworld qui marche.

Publication en open source du bootloader (FSBL) du processeur Risc-V FU540-C000 (celui qui tourne sous Linux).

Jusqu'ici ils n'avaient pas réussi à le publier car le contrôleur de DDR ainsi que le contrôleur gigabit-ethernet sont des IP «privatives» et verrouillaient le code bootstrap.

Documentation pdf de cocotb version 1.0

De la simulation Verilog dans le browser.
Source hackadays https://hackaday.com/2018/09/03/visualizing-verilog-simulation/

Le CCC ça n'est pas que le Chaos Communication Camps, c'est aussi la Chisel Community Conférence. La première aura lieu à Berkley en novembre.

Un autre simulateur libre pour verilog ?

Oubliez le chisel-tutorial, passez au generator-bootcamp.

Une présentation sur le rêve de faire des asic open source

Il va y avoir de l'annonce intéressante à cette OrCONF 2018 !

Ajout d'une syntaxe pour faire des machines d'états dans wavedrom

Je veux ça pour noël. (je sais je suis tordu et c'est $3000 quand même !)

4. Sadly IPEXPRESS generates a malfunctional EFB module (at least if verilog is selected) if only I2C configuration (without WISHBONE) is selected. As long as the Lattice support keeps ignoring reports about that a workaround is required. On the bright side this is not that tough. After module generation one simple opens the corresponding .v file and add an input wire e.g. wb_clk_in. Then replace ".WBCLKI(scuba_vlo)" by ".WBCLKI(wb_clk_in)" and make sure that a clock with appropriate frequency is connected to wb_clk_in (WISHBONE clock frequency can be modified in IPEXPRESS during EFB instantiation).