Une présentation sur le rêve de faire des asic open source

Il va y avoir de l'annonce intéressante à cette OrCONF 2018 !

Ajout d'une syntaxe pour faire des machines d'états dans wavedrom

Je veux ça pour noël. (je sais je suis tordu et c'est $3000 quand même !)

4. Sadly IPEXPRESS generates a malfunctional EFB module (at least if verilog is selected) if only I2C configuration (without WISHBONE) is selected. As long as the Lattice support keeps ignoring reports about that a workaround is required. On the bright side this is not that tough. After module generation one simple opens the corresponding .v file and add an input wire e.g. wb_clk_in. Then replace ".WBCLKI(scuba_vlo)" by ".WBCLKI(wb_clk_in)" and make sure that a clock with appropriate frequency is connected to wb_clk_in (WISHBONE clock frequency can be modified in IPEXPRESS during EFB instantiation).

Du bon miam au prochain ORConf en pologne :

• Verilator 4.0
• SymbiFlow
• Rocket RISC-V
• SpinalHDL
• ZipCPU
• ...

Une nouvelle version de Kactus2, le «vivado/Qsys» du libre.

Comment vérifier formellement un composant asynchrone.

J'adore le concept. Par contre ça risque d'être difficile à utilisé pour voir les leds de debug non ?
En tout cas chez moi l'emplacement est planqué sous le pc ...

Un FPGAiste à mulhouse

Toutes les présentation et papier à propos de Verilator

Une carte d'extension FPGA pour le futur kit de dev Risc-v HiFive Unleashed

"It's not enough to have a dream, you have to have a garage."

Un asic pour 100$ !