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Du bon miam au prochain ORConf en pologne :
- Verilator 4.0
- SymbiFlow
- Rocket RISC-V
- SpinalHDL
- ZipCPU
- ...
Une nouvelle version de Kactus2, le «vivado/Qsys» du libre.
Comment vérifier formellement un composant asynchrone.
J'adore le concept. Par contre ça risque d'être difficile à utilisé pour voir les leds de debug non ?
En tout cas chez moi l'emplacement est planqué sous le pc ...
Un FPGAiste à mulhouse
Toutes les présentation et papier à propos de Verilator
Une carte d'extension FPGA pour le futur kit de dev Risc-v HiFive Unleashed
"It's not enough to have a dream, you have to have a garage."
Un asic pour 100$ !
Une librairie C++ permettant d'interpréter le Bitstream des FPGA de chez xilinx.
Open source !
Les sources sur github : https://github.com/florianbenz/bil
Un parseur JSON en ... VHDL !
Another Python test frameworks for HDL design (using verilator as simulator for verilog part)
Hardware description language + testing frameworks in Python
Horrible site datant certainement de l'époque des modems 56k. Mais une foultitude de code verilog libre intéressant.