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Site dédié à l'enfer FPGA. Si vous êtes bloqué dans l'enfer FPGA venez ici pour en sortir !

Une liste d'outils pour le VHDL

Le projet de framework HDL libre de l'université de Milan

Concevoir un ASIC avec des outils libres

Yosys n'est pas qu'un logiciel de synthèse désormais. Il peut maintenant faire la simulation verilog !

Nouvelle version de GHDL

Le programme de l'orconf 2017, la conférence sur les solutions open-sources pour le FPGA et autres ASIC

Bientôt des FPGA en 3D !

Pour faire du dessin de sillicium.

Un outils libre d'analyse de timing pour le design FPGA

Mon article est disponible en intégralité sur le site d'opensilicium maintenant visiblement.

Après les ICE40 de lattice, voici bientôt les Coolrunner-II de xilinx supporté par Yosys \o/

Retour d'expérience d'un débutant Chisel.

Un microcontrôleur 8bits en VHDL

Un tuto sur le «framework» UVM dans le cas d'un driver Wishbone

Génération de test UVM à partir de diagramme wavedrom