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Un microcontrôleur 8bits en VHDL
Un tuto sur le «framework» UVM dans le cas d'un driver Wishbone
Génération de test UVM à partir de diagramme wavedrom
Un autre HDL en Haskell
Je viens d'avoir une révélation ;)
Mise à jour de ma «carte» des différents logiciels open source pour le FPGA
Une petite note de blog sur cocotb
Encore un nouveau langage HDL ?
Comment utiliser Cocotb pour générer de beaux chronogramme wavedrom.
Firrtlator est au firrtl ce que Verilator est au verilog : un «compilateur» transformant du FIRRTL en classe C++ pour la simulation rapide.
ps: firrtl est un langage de «netlist» utilisé comme intermédiaire avec Chisel3.
Un kit de dev complet pour le SiFive (microcontrôleur libre basé sur RISC-V)
Les projets google summer of code 2017 soutenus par librecore
Font chier ces français avec leur virgule à la con ;)
M'enfin bon, xilinx vient de sortir une nouvelle version et n'a rien corrigé, alors que c'est un bug (bien pourri) connu depuis longtemps visiblement.
Pour convertir du Python en verilog/vhdl, en utilisant MyHDL
La news hackaday sur Cynth, le soft de conversion de programme C en verilog.
Une description de PoC
Il est possible de synthétiser des design sur MAX10 et CycloneIV (anciennement altera) de Intel avec le logiciel libre Yosys.
Bon Yosys n'est que la partie synthèse de la chaine de développement FPGA, il faut encore le placement routage et la génération du bitstream. Mais ça reste une excellente nouvelle pour le front de libération des fpga ;)