Verification formelle libre pour du verilog

Un nouvel article sur le site du FLF pour Chisel3.

Une bonne présentation de Verilator (2013)

Comment faire une FFT optimisée avec Chisel

Le code d'Archipelago

Cours de Wawrzynek, avec des vrais morceaux de Chisel dedans.

Archipelago le FPGA open source de Berkley.

L'appel de Berkley pour créer un FPGA libre.

Seconde partie du petit tuto de Clifford sur comment ajouter un nouveau fpga à IceStorm.
Première partie ici : https://www.reddit.com/r/yosys/comments/4ocilz/icestorm_adding_support_for_new_devices_part_1/

Petit challenge avec 500$ de prix pour concevoir un switch «low latency» sur FPGA. De design devant être opensource.
(bon c'est aussi une pub pour les cartes netFPGA ...)

nan mais sérieux j’hallucine.
Suivant la version de Linux/Windows sur lequel tourne vivado, certaines options apparaissent ou disparaissent dans les fenêtres de config. Et je ne vous parle même pas du code généré ...
C'est dans ces moments que je comprend le sens de la lutte pour la libération des FPGA.
http://www.fabienm.eu/flf/

Si vous avez envie de changer un peu de simulateur, il existe des alternatives à GHDL.

Another opensource waveforms viewer written in java.

L'autre Front de libération des FPGA (et ASIC).

Le rêve d'une librairie standard HDL

Vérification formelle en verilog avec Yosys au CCC