Font chier ces français avec leur virgule à la con ;)
M'enfin bon, xilinx vient de sortir une nouvelle version et n'a rien corrigé, alors que c'est un bug (bien pourri) connu depuis longtemps visiblement.

Pour convertir du Python en verilog/vhdl, en utilisant MyHDL

La news hackaday sur Cynth, le soft de conversion de programme C en verilog.

Une description de PoC

Il est possible de synthétiser des design sur MAX10 et CycloneIV (anciennement altera) de Intel avec le logiciel libre Yosys.
Bon Yosys n'est que la partie synthèse de la chaine de développement FPGA, il faut encore le placement routage et la génération du bitstream. Mais ça reste une excellente nouvelle pour le front de libération des fpga ;)

Verification formelle libre pour du verilog

Un nouvel article sur le site du FLF pour Chisel3.

Une bonne présentation de Verilator (2013)

Comment faire une FFT optimisée avec Chisel

Le code d'Archipelago

Cours de Wawrzynek, avec des vrais morceaux de Chisel dedans.

Archipelago le FPGA open source de Berkley.

L'appel de Berkley pour créer un FPGA libre.

Seconde partie du petit tuto de Clifford sur comment ajouter un nouveau fpga à IceStorm.
Première partie ici : https://www.reddit.com/r/yosys/comments/4ocilz/icestorm_adding_support_for_new_devices_part_1/

Petit challenge avec 500$ de prix pour concevoir un switch «low latency» sur FPGA. De design devant être opensource.
(bon c'est aussi une pub pour les cartes netFPGA ...)

nan mais sérieux j’hallucine.
Suivant la version de Linux/Windows sur lequel tourne vivado, certaines options apparaissent ou disparaissent dans les fenêtres de config. Et je ne vous parle même pas du code généré ...
C'est dans ces moments que je comprend le sens de la lutte pour la libération des FPGA.
http://www.fabienm.eu/flf/