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Un parseur SystemVerilog
Super diagramme résumant la situation de l'open-source dans les FPGA.
Il y a une voie qui n'a pas été décrite dans cet article, c'est celle des langages «DSL» pour Domain Specific Language qui sont des langages de description matériel embarqués dans d'autre langage plus classique. Ces «HDL» génèrent ensuite du Verilog (moins souvent du VHDL) pour la synthèse. Ces langages sont de plus en plus utilisés dans l'industrie : nMigen/Litex (Python), Chisel (Scala), Clash (Haskell), MyHDL (Python) , SpinalHDL (Scala), Silice (C++ ~ presque un HLS).
«en casquant les cyclistes pour les protéger, les élus fuient leur responsabilité de « casquer » pour financer des pistes cyclables qui protégeraient les cyclistes bien davantage»
Bientôt un DSP en RISC-V
Le langage de description matériel Clash est désormais affilié à la fondation Haskell.
ça m’intéresse !
« it’s now possible to create an ASIC using only open source code and tools»
très très bien ce site. Je vais mettre le liens sur mon encart de «pub» sur mes sites.
Emacs sur papier électronique et clavier «pouces» ;)
Dans le titre «Rage against the machine» le groupe ne dit pas à propos de quelle machine il a la rage, c'est sans doute une imprimante ;)
Des sources du projet caravel pour produire son propre ASIC dans sa cave.
Un cycliste qui grille des feus rouge ?
Une piste cyclable d'islamo-gauchiste ?
...
Non : un abruti garé en double file !
Une foule (immense !) de modules VHDL open source.
pas mal «Rage Against the Machine never specified what type of machine they were furious with but I reckon it was probably a printer.»
Une présentation en français de zephyr
Un logiciel permettant de visualiser les composants au format GDSII.
Le GDSII est un peu le GERBER du silicium.
https://en.wikipedia.org/wiki/GDSII