Qui y a-t-il dans la nouvelle release de Chisel 3.0.0 ? Beaucoup de chose permettant de dire que Chisel est maintenant un langage HDL mature.

Comment initialiser une RAM avec un fichier text en Chisel.

Sortie de la RC1 de Chisel 3.0.0. Première version de chisel 3 à être supporté par le RISC-V Rocket Chip Generator

Import Verilog module has a blackboxes with automated script.

Retour d'expérience d'un débutant Chisel.

Firrtlator est au firrtl ce que Verilator est au verilog : un «compilateur» transformant du FIRRTL en classe C++ pour la simulation rapide.

ps: firrtl est un langage de «netlist» utilisé comme intermédiaire avec Chisel3.

Un nouvel article sur le site du FLF pour Chisel3.

Comment faire une FFT optimisée avec Chisel

Un autre microcontrôleur open-source RISC-V.
Les sources RTL en Chisel sont même disponible sur le github.

Le premier microcontrôleur open-source est en campagne de financement participatif.

Petite dépêche pour chisel3 sur linuxfr

Il y a un Wiki pour Chisel 3. Espérons que ça complétera bien la documentation officielle qui est un peu light.

Ça y est, première release de Chisel3. Un langage HDL Synthétisable Synchrone basé sur Scala.

PULPino, un processeur low power parallel basé sur l'architecture libre RISC-V. Le proc n'est pas seulement un «soft-core» il est déjà produit sous forme d'ASIC («not a Toy Design»)

Description des avancées du cœur libre RISC-V

Une présentation de Chisel faite à Augsburg en allemagne

Sortie imminente de Chisel 3.0 Beta