Bests practices in HDL

Le défaut majeur de Verilog.

Exercice de verilog en ligne.

Nouvelle release majeur de verilator \o/

Couverture de code verilog.

Quelques astuces pour faire du verilog avec vim

Si vous voulez donner votre avis sur le futur logo verilator.

Un processeur riscv développé en une nuit. En verilog, avec le compilateur configuré et un programme helloworld qui marche.

De la simulation Verilog dans le browser.
Source hackadays https://hackaday.com/2018/09/03/visualizing-verilog-simulation/

Un autre simulateur libre pour verilog ?

Il va y avoir de l'annonce intéressante à cette OrCONF 2018 !

4. Sadly IPEXPRESS generates a malfunctional EFB module (at least if verilog is selected) if only I2C configuration (without WISHBONE) is selected. As long as the Lattice support keeps ignoring reports about that a workaround is required. On the bright side this is not that tough. After module generation one simple opens the corresponding .v file and add an input wire e.g. wb_clk_in. Then replace ".WBCLKI(scuba_vlo)" by ".WBCLKI(wb_clk_in)" and make sure that a clock with appropriate frequency is connected to wb_clk_in (WISHBONE clock frequency can be modified in IPEXPRESS during EFB instantiation).

Comment vérifier formellement un composant asynchrone.

Another Python test frameworks for HDL design (using verilator as simulator for verilog part)