4. Sadly IPEXPRESS generates a malfunctional EFB module (at least if verilog is selected) if only I2C configuration (without WISHBONE) is selected. As long as the Lattice support keeps ignoring reports about that a workaround is required. On the bright side this is not that tough. After module generation one simple opens the corresponding .v file and add an input wire e.g. wb_clk_in. Then replace ".WBCLKI(scuba_vlo)" by ".WBCLKI(wb_clk_in)" and make sure that a clock with appropriate frequency is connected to wb_clk_in (WISHBONE clock frequency can be modified in IPEXPRESS during EFB instantiation).

Comment vérifier formellement un composant asynchrone.

Another Python test frameworks for HDL design (using verilator as simulator for verilog part)

Horrible site datant certainement de l'époque des modems 56k. Mais une foultitude de code verilog libre intéressant.

Un article sur verilator par zipCPU et sa «christian company» !

reset vs initial en verilog

Décrivez vos registre sur cette page web, il vous génère le VHDL/systemverilog, le simulateur C et la doc pour AXI4 ;)

Très bon article sur la métastabilité et les domaines d'horloges

Le guide du Hobbyist pour le FPGA

Import Verilog module has a blackboxes with automated script.

Une ip open source en verilog pour faire du «machine learning» publiée par NVIDIA

Le projet de framework HDL libre de l'université de Milan

Faire des machines d'état graphiquement en clique cliqui puis les convertir en VHDL ou Verilog

coude

La news hackaday sur Cynth, le soft de conversion de programme C en verilog.

Verification formelle libre pour du verilog