Le rêve d'une librairie standard HDL

Un tutoriel pour les outils libre de synthèse VHDL Alliance.

Converting VHDL to Verilog.

Oubliez Quartus, ISE et autre vivado, passez à VDT !

N'utilisez pas SystemVerilog, passez plutôt à Cocotb (python)

Une GUI prometteuse pour faire du FPGA.

Blog de Tiksan qui regorge d'IP de vérification opensource écrites en systemVerilog.

Maintenir une bille en sustentation magnétique avec un fpga.

Une nouvelle version de verilator, avec quelques corrections de bugs.

Chisel 2.2.28 vient de sortir. On attend maintenant avec impatience la sortie de Chisel 3.0

Programme de conversion Verilog d'un composant écrit en SystemC

Bientôt une version 3 de Chisel !

Un cours très complet sur Chisel et scala. Chisel est le nouveau langage «synthétisable par construction» qui doit envoyer VHDL et Verilog aux oubliettes de l'électronique ;)

Comment synthétiser du verilog pour Xilinx avec Yosys