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563 results for tags flf x
  • fpga_pio
    Une implémentation en Verilog du processeur PIO de la Pico Pi.
    C'est une implémentation «off» inspiré de la spec officielle, mais visiblement on peut déjà faire de l'uart ou de l'i2s avec.
    Tue Mar 2 09:23:01 2021 - permalink -
    - https://github.com/lawrie/fpga_pio
    flf picopi pio raspberrypi verilog
  • trabucayre/openFPGALoader: Universal utility for programming FPGA
    Ça y est, vous avez terminé votre beau projet FPGA qui vous a pris tant de temps à simuler, synthétiser, ...
    Vous avez enfin votre bitstream tout chaud, il ne reste plus qu'à le charger dans le FPGA.
    Et là c'est le drame, il faut trouver la bonne option dans le logiciel constructeur, avoir les bonne autorisations sur le port série/usb, ... et surtout avoir le câble officiel qui va bien avec la marque.

    Ça c'était avant openFPGALoader.
    #openFPGALoader est un logiciel libre permettant de configurer n'importe quel FPGA avec n'importe quelle sonde du marché. Et en plus, le transfert est beaucoup plus rapide qu'avec les «outils constructeurs».
    Fri Feb 26 14:10:14 2021 - permalink -
    - https://github.com/trabucayre/openFPGALoader
    flf openfpgaloader
  • Tales from Beyond the Register Map: FOSSi Fever 2020
    Que s'est il passé dans le domaine du FPGA libre pour Olof en 2020.
    Fri Feb 26 10:04:39 2021 - permalink -
    - https://olofkindgren.blogspot.com/2021/02/fossi-fever-2020.html
    flf fossi riscv serv
  • Chisel multiplication of 2 UInt with same size. Serial addition way of multiplication.
    Exemple de multiplication «lente» en chisel (avec des sommes).
    Tue Feb 16 15:27:47 2021 - permalink -
    - https://gist.github.com/Martoni/c5bbf6cd3f29721a10c8593029502c13
    chisel flf hdl multiplication
  • Square Root in Verilog | Project F - FPGA Development
    Racine carrée en Verilog
    Fri Feb 12 15:57:08 2021 - permalink -
    - https://projectf.io/posts/square-root-in-verilog/
    flf sqrt verilog
  • cocotb et verilator
    Verilator est buggé avec CocoTB si vous prenez la dernière version v4.108.
    Pour éviter le problème de blocage, visiblement il faut prendre la v4.106
    Wed Feb 10 15:38:11 2021 - permalink -
    - https://github.com/cocotb/cocotb/issues/2300
    cocotb flf verilator verilog
  • Ready/Valid interface
    Petit rappel sur les interfaces ready/valid
    Tue Feb 9 09:25:40 2021 - permalink -
    - https://inst.eecs.berkeley.edu/~cs250/fa13/lectures/lec11b.pdf
    chisel flf fpga hdl ready_valid verilog vhdl
  • YosysHQ GmbH
    La nouvelle entreprise de Clifford qui s'occupe de la maintenance et du développement de Yosys
    Mon Feb 8 21:03:25 2021 - permalink -
    - https://www.yosyshq.com/
    clifford entreprise flf yosys
  • Ice40 Runs DOOM | Hackaday
    Pas mal !
    Sun Feb 7 21:40:24 2021 - permalink -
    - https://hackaday.com/2021/02/07/ice40-runs-doom/
    doom flf fpga ice40 jeux-vidéo lattice
  • Claire Xen 🏳️‍⚧️🏳️‍🌈🧙🏻‍♀️ BLM 🏴🚩 sur Twitter : "I am at my breaking point. I can't anymore. So fuck it.. Edmund Humenberger is an abuser. A racist. A bigot. The most toxic person I have ever met in my entire life." / Twitter
    Le communauté du FPGA opensource est en plein ouragan. Et ça n'est pas une bonne nouvelle :(
    Thu Feb 4 16:12:04 2021 - permalink -
    - https://twitter.com/oe1cxw/status/1357328927300214786
    flf fpga opensource politique
  • Portage de SweRV-EL2 en Chisel
    Wed Feb 3 12:59:39 2021 - permalink -
    - https://github.com/Lampro-Mellon/Quasar
    chisel flf fpga riscv swerv
  • YouTube thumbnail
    (2) Lessons learned while formally verifying the ZipCPU - Dan Gisselquist - ORConf 2018 - YouTube
    Thu Jan 28 20:25:00 2021 - permalink -
    - https://www.youtube.com/watch?v=7DHV_rJKSgo
    flf formal yosys yosys-smtbmc zipcpu
  • Overview of Diplomacy for writing effective hardware design language Chisel (Japanese) - RISC-V International
    Un article sur l'utilisation de chisel avec le module diplomacy pour construire des SoC facilement.
    Par contre c'est en Japonnais, il va falloir jouer du google trad !
    Mon Jan 25 08:42:28 2021 - permalink -
    - https://riscv.org/blog/2021/01/overview-of-diplomacy-for-writing-effective-hardware-design-language-chisel-japanese/
    chisel diplomacy flf japon
  • CoreScore!
    Pour comparer les performances des différents FPGA et de leurs kits (ainsi que la chaîne de synthèse)
    Fri Jan 22 09:45:39 2021 - permalink -
    - https://corescore.store/
    corescore flf fpga serv
  • $3000 a celui qui «libérera» le Trion T8 de Efinix
    @ico_TC promet $3000 a celui qui liberera le Trion T8:
    «I announce a 3000 USD bounty payable to the first person releasing software tools as open source and demonstrating picoSoC running any software bitstream generated with Yosys and nextpnr for https://efinixinc.com/promo/products-devkits-xyloni.php
    This bounty is time limited until end of 2021.»
    Fri Jan 8 09:23:56 2021 - permalink -
    - https://twitter.com/ico_TC/status/1347274953834590209
    concours efinix flf fpga trion
  • MicroZed Chronicles: Installing and Working with GHDL for Verification
    La simplicité de GHDL sous windows.
    Thu Jan 7 10:33:55 2021 - permalink -
    - https://www.adiuvoengineering.com/post/microzed-chronicles-installing-and-working-with-ghdl-for-verification
    flf ghdl uvm vhdl
  • VHDP Overview | The FPGA Programming Revolution
    Un autre HDL
    Sun Dec 20 21:08:39 2020 - permalink -
    - https://vhdplus.com/docs/getstarted/vhdp/
    flf vhdp
  • Portage de TapTempo en VHDL | Front de Libération des FPGA
    Le logiciel de simulation ghdl a vraiment bien évolué. Il est désormais possible de s'en servir également pour la synthèse.
    C'est ce que nous allons voir dans cette dépêche.
    Thu Dec 17 19:57:14 2020 - permalink -
    - http://www.fabienm.eu/flf/portage-de-taptempo-en-vhdl/
    colorlight flf ghdl linuxfr taptempo vhdl yosys
  • icesugar-chisel
    Des exemple chisel appliqués à la carte icesugar (ecp5).
    Thu Dec 17 10:07:18 2020 - permalink -
    - https://github.com/ekiwi/icesugar-chisel
    chisel ecp5 flf
  • Projects · Théotime BOLLENGIER / GHDL VPI virtual board · GitLab
    Vous n'avez pas de cartes de developpement pour faire du FPGA ?
    Pas grave si vous faites du VHDL vous pouvez utiliser cette «carte virtuelle». Pour faire clignoter des leds ou commuter des boutons.
    Tue Dec 15 16:32:54 2020 - permalink -
    - https://gitlab.ensta-bretagne.fr/bollenth/ghdl-vpi-virtual-board
    enstab flf ghdl vhdl
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