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spinalHDL
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Online SpinalHDL webinar December 16 · Discussion #952 · SpinalHDL/SpinalHDL
Un webinar SpinalHDL le 16 décembre 2022
Tue Nov 22 11:08:16 2022 - permalink
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https://github.com/SpinalHDL/SpinalHDL/discussions/952
flf
fpga
spinalHDL
webinar
ZiyangYE/General-Slow-DDR3-Interface: A general slow DDR3 interface. Very little resource consumption. Suits for all FPGAs with 1.5V IO voltage.
Un contrôleur DDR3 ralenti pour être compatible avec n'importe quel FPGA. Même peu performant.
Écrit en SpinalHDL
Tue May 31 09:39:36 2022 - permalink
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https://github.com/ZiyangYE/General-Slow-DDR3-Interface
ddr3
flf
spinalHDL
Release v1.7.0 · SpinalHDL/SpinalHDL
La verification formelle est désormais possible en SpinalHDL \o/
Le tout avec les outils «classiques» opensource gravitant autour de Yosys.
Fri Apr 29 15:29:46 2022 - permalink
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https://github.com/SpinalHDL/SpinalHDL/releases/tag/v1.7.0
formal
spinalHDL
yosys
Efinix, Inc. | RISC-V SoCs
Le VexRiscv de Charles Papon officiellement supporté par les FPGA d'Efinix (Trion)
Tue Jun 2 16:46:54 2020 - permalink
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https://www.efinixinc.com/products-riscv.html
efinix
flf
fpga
riscv
spinalHDL
trion
Driving a 64*64 RGB LED panel with an FPGA. - jaeblog jaeblog
Comment piloter un panneau de led 64x64 au «format» HUB75 avec un FPGA
Mon May 11 12:46:31 2020 - permalink
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https://justanotherelectronicsblog.com/?p=636
flf
hub75
led
pinout
spinalHDL
waveform
Nouvelle version de SpinalHDL : v1.4.0
Sortie de la version v1.4.0 de SpinalHDL. Un langage de description matériel basés sur Scala
Thu Apr 16 14:04:33 2020 - permalink
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https://github.com/SpinalHDL/SpinalHDL/releases/tag/v1.4.0
flf
spinalHDL
Retour de Conférence ORConf 2019 | Front de Libération des FPGA
Je suis encore dans le TGV mais le wifi tourne vachement bien maintenant !
Du coup j'ai pu faire un billet sur la Conf que je quitte à peine.
Sun Sep 29 18:56:38 2019 - permalink
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http://www.fabienm.eu/flf/retour-de-conference-orconf-2019/
chisel
clash
flf
fossi
openrisc
riscv
spinalHDL
verilog
vhdl
The VexRiscV CPU - A New Way to Design | Electronics etc…
Une analyse du processeur VexRiscV écrit en SpinalHDL. Le SpinalHDL à le même gros défault que Chisel : C'est du Scala, et la courbe d'apprentissage est (vraiment) raide.
Tue Dec 18 10:35:25 2018 - permalink
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https://tomverbeure.github.io/rtl/2018/12/06/The-VexRiscV-CPU-A-New-Way-To-Design.html
chisel
flf
hdl
riscv
scala
spinalHDL
Schedule 33. Chaos Communication Congress
SpinalHDL au Chaos Communication Congress
Thu Dec 29 10:57:39 2016 - permalink
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https://fahrplan.events.ccc.de/congress/2016/Fahrplan/events/7873.html
flf
fpga
SpinalHDL
Pinsec Toplevel code explanation | SpinalHDL documentation
Un SoC pour SpinalHDL
Wed Sep 7 09:21:42 2016 - permalink
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http://spinalhdl.github.io/SpinalDoc/spinal/lib/pinsec/hardware_toplevel/
flf
pinsec
spinalHDL
Spinal user guide | SpinalHDL documentation
La page de documentation de SpinalHDL, le «concurrent» de Chisel.
Sun May 15 12:34:46 2016 - permalink
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http://spinalhdl.github.io/SpinalDoc/
Chisel
flf
SpinalHDL
SpinalHDL va-t-il remplacer Chisel ? | Front de Libération des FPGA
Sun May 1 11:26:14 2016 - permalink
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http://www.fabienm.eu/flf/spinalhdl-va-t-il-remplacer-chisel/
Chisel
fpga
Scala
SpinalHDL
verilog
vhdl
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