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Un webinar SpinalHDL le 16 décembre 2022
Un contrôleur DDR3 ralenti pour être compatible avec n'importe quel FPGA. Même peu performant.
Écrit en SpinalHDL
La verification formelle est désormais possible en SpinalHDL \o/
Le tout avec les outils «classiques» opensource gravitant autour de Yosys.
Le VexRiscv de Charles Papon officiellement supporté par les FPGA d'Efinix (Trion)
Comment piloter un panneau de led 64x64 au «format» HUB75 avec un FPGA
Sortie de la version v1.4.0 de SpinalHDL. Un langage de description matériel basés sur Scala
Je suis encore dans le TGV mais le wifi tourne vachement bien maintenant !
Du coup j'ai pu faire un billet sur la Conf que je quitte à peine.
Une analyse du processeur VexRiscV écrit en SpinalHDL. Le SpinalHDL à le même gros défault que Chisel : C'est du Scala, et la courbe d'apprentissage est (vraiment) raide.
SpinalHDL au Chaos Communication Congress
Un SoC pour SpinalHDL
La page de documentation de SpinalHDL, le «concurrent» de Chisel.