This repository contains a fast VHDL language server and analysis library written in Rust.

The speed makes the tool very pleasant to use since it loads projects really fast and does not consume a lot of ram. A 200.000 line VHDL project is analyzed in 160 ms on my Desktop using 8 cores and only consumes 180 MByte of RAM when loaded.

I very much appreciate help from other people especially regarding semantic analysis of VHDL. You do not need to be a programmer to help, it is even more helpful to interpret and clarify the VHDL standard and provide minimal examples and describe how they should work according to the standard. Further information about contributing can be found by reading the Contributors Guide

This repository shows how to convert a complex VHDL design into a single, synthesizable, plain-Verilog module using GHDL's synthesis feature.

Un analyseur syntaxique VHDL écrit en rust. Disponible pour VSCode, Emacs, NeoVim, ...

Un outils pour vérifier les règles de codage VHDL de l'OHWR (CERN)

10 ans de Cocotb

Ça fait plaisir de voir des articles sur les outils open source pour le FPGA en français :)

Sortie de GHDL V3.0.0

Point de vu intéressant : «Si les vendeurs poussent plus facilement Verilog à la place de VHDL c'est parce qu'une licence de simulateur SystemVerilog coûte nettement plus cher qu'un license pour simuler du VHDL. Pour ce dernier, la version gratuite des simulateurs suffit même souvent».

Une bibliothèque VHDL d'abstraction avec des fonctions de haut niveau pour le calcul flottant, l'interconnexion, ...

Une librairie open-source en VHDL pour les FPGA

Calcul flottant en VHDL synthétisable sur un Trion d'Efinix

Attention ça pique: Voici un simulateur de circuit électronique analogique écrit en VHDL SYNTHÉTISABLE !
Ce qui signifie que la simulation est effectuée sur un FPGA, en temps réel !
À suivre

Ho, GHDL version 2.0.0 \o/
Ça va trop vite pour moi :)
J'ai pas trouvé de release note par contre. J'aimerai bien avoir un aperçu de l'évolution