Le front de libération des FPGA version international !

Plein d'exemple de verif formel en VHDL avec symbiYosys.

À noter en passant que GHDL a un support (partiel) du PSL.

Plein de script python3 utiles pour le développeur vlsi.

Un simple BFM avec cocotb

Un projet d'allier Chisel avec UVM
Pour les explications c'est par là : https://github.com/chiselverify/documentation/tree/master/presentations

PDKMaster, le PDK (pour la conception d'ASIC) open-source bricolé par un gus dans son garage !

Un bon tutoriel sur la Vérification Formelle

Une implémentation en Verilog du processeur PIO de la Pico Pi.
C'est une implémentation «off» inspiré de la spec officielle, mais visiblement on peut déjà faire de l'uart ou de l'i2s avec.

Ça y est, vous avez terminé votre beau projet FPGA qui vous a pris tant de temps à simuler, synthétiser, ...
Vous avez enfin votre bitstream tout chaud, il ne reste plus qu'à le charger dans le FPGA.
Et là c'est le drame, il faut trouver la bonne option dans le logiciel constructeur, avoir les bonne autorisations sur le port série/usb, ... et surtout avoir le câble officiel qui va bien avec la marque.

Ça c'était avant openFPGALoader.
#openFPGALoader est un logiciel libre permettant de configurer n'importe quel FPGA avec n'importe quelle sonde du marché. Et en plus, le transfert est beaucoup plus rapide qu'avec les «outils constructeurs».

Que s'est il passé dans le domaine du FPGA libre pour Olof en 2020.

Exemple de multiplication «lente» en chisel (avec des sommes).

Racine carrée en Verilog

Verilator est buggé avec CocoTB si vous prenez la dernière version v4.108.
Pour éviter le problème de blocage, visiblement il faut prendre la v4.106

Petit rappel sur les interfaces ready/valid

La nouvelle entreprise de Clifford qui s'occupe de la maintenance et du développement de Yosys

Pas mal !

Le communauté du FPGA opensource est en plein ouragan. Et ça n'est pas une bonne nouvelle :(