La liste des modules «officiels» pour simuler différents bus avec CocoTB

Documenter son code HDL avec TerosHDL

Ils sont au courant les américains qu'ils accélèrent la mise en place d'une vraie concurrence avec ce genre d'embargo ?

Encore un langage de description hardware que je ne connaissais pas : RubyRTL.
Bon par contre difficile de trouver beaucoup de doc dessus.

«Application note» sur la méthode formelle par YosysHQ

La présentation a été compliquée, mais elle sera sans doute en ligne prochainement.
Pour avoir les diapo c'est par là.

Cette année le SSTIC est gratuit et en ligne. Pas besoin de subir le crachin breton ;)

Pour faire des diagrammes facilement pour sa doc ?

Comment «plier» un filtre FIR pour économiser des blocs multiplieurs dans un FPGA.

J'étais sur que ça existait : Verilator en Rust.
Faudra tester à l'occasion.

Un parseur SystemVerilog

Super diagramme résumant la situation de l'open-source dans les FPGA.

Il y a une voie qui n'a pas été décrite dans cet article, c'est celle des langages «DSL» pour Domain Specific Language qui sont des langages de description matériel embarqués dans d'autre langage plus classique. Ces «HDL» génèrent ensuite du Verilog (moins souvent du VHDL) pour la synthèse. Ces langages sont de plus en plus utilisés dans l'industrie : nMigen/Litex (Python), Chisel (Scala), Clash (Haskell), MyHDL (Python) , SpinalHDL (Scala), Silice (C++ ~ presque un HLS).

Le langage de description matériel Clash est désormais affilié à la fondation Haskell.

« it’s now possible to create an ASIC using only open source code and tools»

Des sources du projet caravel pour produire son propre ASIC dans sa cave.

Une foule (immense !) de modules VHDL open source.