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- Sadly IPEXPRESS generates a malfunctional EFB module (at least if verilog is selected) if only I2C configuration (without WISHBONE) is selected. As long as the Lattice support keeps ignoring reports about that a workaround is required. On the bright side this is not that tough. After module generation one simple opens the corresponding .v file and add an input wire e.g. wb_clk_in. Then replace ".WBCLKI(scuba_vlo)" by ".WBCLKI(wb_clk_in)" and make sure that a clock with appropriate frequency is connected to wb_clk_in (WISHBONE clock frequency can be modified in IPEXPRESS during EFB instantiation).
Du bon miam au prochain ORConf en pologne :
- Verilator 4.0
- SymbiFlow
- Rocket RISC-V
- SpinalHDL
- ZipCPU
- ...
Une nouvelle version de Kactus2, le «vivado/Qsys» du libre.
Comment vérifier formellement un composant asynchrone.
J'adore le concept. Par contre ça risque d'être difficile à utilisé pour voir les leds de debug non ?
En tout cas chez moi l'emplacement est planqué sous le pc ...
La prochaine carte arduino aura un FPGA Cyclone10 !
Peut-on espérer une évolution des outils altera pour être plus «libro-compatible» ? pas sûr ...
Un FPGAiste à mulhouse
Une carte d'extension FPGA pour le futur kit de dev Risc-v HiFive Unleashed
Un asic pour 100$ !
Une librairie C++ permettant d'interpréter le Bitstream des FPGA de chez xilinx.
Open source !
Les sources sur github : https://github.com/florianbenz/bil
Un parseur JSON en ... VHDL !
Coude
l'usb dans un FPGA, état de l'art.
Un nouveau venu dans le monde du FPGA. La particularité de cette marque est de produire des FPGA sans «matrice de routage».
Les matrices de routage sont remplacées par des LUT.
Un petit cœur RISC-V pour faire du temps réel dur sur FPGA. By the CERN
Le process de release à l'air de bien tourner maintenant.