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Exemple officiel Sipeed de projet pour la tang nano 9k
Un convertisseur SystemVerilog vers Chisel.
Bonne année,
Et si on profitait de cette nouvelle année pour mettre de coté le Verilog/VHDL et passer à Chisel ?
Pourrons nous bientôt faire du SystemVerilog avec des logiciels open source ?
Cocotb 1.6.0 est sortie
versions open source (avec les sources verilog) des cores RISCV que sort alibaba !
Article qui semble intéressant sur la simulation en SystemVerilog ... mais c'est du russe !
On peut désormais faire de la simulation UVM avec Verilator, grace à l'ajout du scheduler dynamic par Antmicro
Un core HDMI en SystemVerilog
Reverse-engineering de la game boy à partir de photos du silicium !
La liste des modules «officiels» pour simuler différents bus avec CocoTB
Documenter son code HDL avec TerosHDL
«Application note» sur la méthode formelle par YosysHQ
Comment «plier» un filtre FIR pour économiser des blocs multiplieurs dans un FPGA.