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Un guide (complet ?) pour apprendre Chisel
Bon en fait c'était extrêmement simple, je suis un peu vexé d'ailleurs de ne pas l'avoir vu avant :
cd ~/.config/autostart
rm Xilinx\ Information\ Center.desktop
Un nouveau venu dans le monde du FPGA. La particularité de cette marque est de produire des FPGA sans «matrice de routage».
Les matrices de routage sont remplacées par des LUT.
Jamais deux sans trois, après Chisel et SpinalHDL voici DFiant : un langage de description matériel basé sur Scala.
Scala à la côte dans le domaine du HDL ! Perso je fait du chisel et j'ai encore un peu de mal à me faire à l'écosystème de scala.
Un petit cœur RISC-V pour faire du temps réel dur sur FPGA. By the CERN
Comment diviser en VHDL
Le process de release à l'air de bien tourner maintenant.
Micro-implémentations de Risc-V
reset vs initial en verilog
«All to say: A small player could certainly design its own ASIC and have it fabricated with nothing more than some ingenuity and a few thousand dollars. But it wouldn’t be able to create a sophisticated design or use a state-of-the art technology node.»
Oui, il est possible de faire des ASICs avec un budget limité et des outils open-source.
La voila ! La carte avec un proc multi-core risc-v faisant tourner Linux.
Vers l'infini et au delà ! Bientôt la synthèse libre pour Xilinx.
Le projet de reverse-engineering des FPGA Xilinx de la série 7. Par les auteurs de IceStorm -> projet de reverse engineering des FPGA ICE40 de Lattice.