Une librairie C++ permettant d'interpréter le Bitstream des FPGA de chez xilinx.
Open source !
Les sources sur github : https://github.com/florianbenz/bil

Un parseur JSON en ... VHDL !

Another Python test frameworks for HDL design (using verilator as simulator for verilog part)

Hardware description language + testing frameworks in Python

Horrible site datant certainement de l'époque des modems 56k. Mais une foultitude de code verilog libre intéressant.

Un guide (complet ?) pour apprendre Chisel

Bon en fait c'était extrêmement simple, je suis un peu vexé d'ailleurs de ne pas l'avoir vu avant :
cd ~/.config/autostart
rm Xilinx\ Information\ Center.desktop

Un nouveau venu dans le monde du FPGA. La particularité de cette marque est de produire des FPGA sans «matrice de routage».
Les matrices de routage sont remplacées par des LUT.

Jamais deux sans trois, après Chisel et SpinalHDL voici DFiant : un langage de description matériel basé sur Scala.
Scala à la côte dans le domaine du HDL ! Perso je fait du chisel et j'ai encore un peu de mal à me faire à l'écosystème de scala.

Un petit cœur RISC-V pour faire du temps réel dur sur FPGA. By the CERN

Comment diviser en VHDL

Le process de release à l'air de bien tourner maintenant.

Micro-implémentations de Risc-V

reset vs initial en verilog

«All to say: A small player could certainly design its own ASIC and have it fabricated with nothing more than some ingenuity and a few thousand dollars. But it wouldn’t be able to create a sophisticated design or use a state-of-the art technology node.»