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Toutes les primitives Xilinx codé en Verilog pour pouvoir être simulé avec Verilator.

Le «concurrent » de Verilator avance bien ;)

RTLflow se sert de Verilator comme base pour accélérer encore la simulation verilog en utilisant des GPU (carte graphique).
Projet à suivre

On peut désormais faire de la simulation UVM avec Verilator, grace à l'ajout du scheduler dynamic par Antmicro

J'étais sur que ça existait : Verilator en Rust.
Faudra tester à l'occasion.

Verilator est buggé avec CocoTB si vous prenez la dernière version v4.108.
Pour éviter le problème de blocage, visiblement il faut prendre la v4.106

Matthew continue sa série d'article sur le développement d'un BFM avec CocoTB + verilator

Ce projet permet d'écrire des modules «boites» pour GNU-Radion en Verilog. Le verilog ne sera pas synthétisé mais compilé avec Verilator pour permettre d'effectuer sa tâche de traitement du signal.

Comme verilator est extrêmement rapide, cela permet d'avoir le traitement en production sur son PC et de pouvoir le synthétiser ultérieurement sur FPGA si besoin.

Vous connaissez UVM, mais vous avez du mal avec SystemVerilog. Et puis surtout, vous n'avez pas les moyens d'investir dans un simulateur supportant SystemVerilog ?
Voici donc un portage de UVM en Python ... qui utilise Cocotb bien sur ! et Icarus (vivement verilator).

Cocotb et verilator, par Antmicro.

Support de cocotb ?

\o/ cool ! \o/

Introduction à la preuve formel pour le verilog

Philips use verilator

Nouvelle release majeur de verilator \o/