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103 results for tags verilog x
  • https://github.com/SymbioticEDA/getting-started-FV
    Thu Mar 26 14:20:11 2020 - permalink -
    - https://github.com/SymbioticEDA/getting-started-FV
    flf formal tuto verilog vhdl yosys
  • FPGA Design Elements
    Un livre libre «en ligne» se voulant une référence Verilog des différents  «blocs» de conception utilisés dans les FPGA.
    Tue Mar 3 13:59:25 2020 - permalink -
    - http://fpgacpu.ca/fpga/index.html
    flf fpga livre verilog
  • OrangeCrab Pinout | Front de Libération des FPGA
    Bientôt disponible sur groupgets !
    Sun Feb 16 21:20:32 2020 - permalink -
    - http://www.fabienm.eu/flf/orangecrab-pinout/
    ecp5 flf lattice orangecrab verilog vhdl yosys
  • Software Defined Radio with FPGA -> GDR : Gateware Defined Radio
    De la radio logiciel avec des FPGA par Dan Guisselquist.
    Tue Feb 4 15:57:13 2020 - permalink -
    - https://github.com/ZipCPU/sdr
    gdr radio sdr verilog zipcpu
  • Prove Chisel design with Yosys-smtbmc | Front de Libération des FPGA
    Comment faire de la preuve formelle avec Chisel
    Mon Feb 3 22:08:50 2020 - permalink -
    - http://www.fabienm.eu/flf/prove-chisel-design-with-yosys-smtbmc/
    chisel formal systemverilog verilog yosys-smtbmc
  • gr-verilog
    Ce projet permet d'écrire des modules «boites» pour GNU-Radion en Verilog. Le verilog ne sera pas synthétisé mais compilé avec Verilator pour permettre d'effectuer sa tâche de traitement du signal.

    Comme verilator est extrêmement rapide, cela permet d'avoir le traitement en production sur son PC et de pouvoir le synthétiser ultérieurement sur FPGA si besoin.
    Thu Jan 30 09:34:21 2020 - permalink -
    - https://github.com/B0WEN-HU/gr-verilog/
    flf gnuradio verilator verilog
  • chisverilogutils: Chisel, Cocotb, smtbmc toolkit
    If you are designing your gateware with Chisel-HDL and testing it with CocoTB, you will need some script like that.
    - to add waveform under verilog TOP generated for Icarus simulation
    - To generate all cocotb files for testing a Chisel module
    - To inject some SystemVerilog code in verilog generated for Formal verification (assume/assert/cover/...)
    Wed Jan 29 15:16:12 2020 - permalink -
    - https://github.com/Martoni/chisverilogutils
    chisel cocotb flf formal python smtbmc verilog
  • CSCvon8
    Un processeur 8bits fait de logique 74xxx discrète qui communique en UART.
    Le tout avec le modèle verilog disponible pour simuler ça dans son salon.
    Fri Jan 24 09:18:43 2020 - permalink -
    - https://github.com/DoctorWkt/CSCvon8
    8bits flf ttl verilog
  • uvm-python
    Vous connaissez UVM, mais vous avez du mal avec SystemVerilog. Et puis surtout, vous n'avez pas les moyens d'investir dans un simulateur supportant SystemVerilog ?
    Voici donc un portage de UVM en Python ... qui utilise Cocotb bien sur ! et Icarus (vivement verilator).
    Mon Jan 20 22:54:06 2020 - permalink -
    - https://github.com/tpoikela/uvm-python
    cocotb flf icarus uvm verilator verilog
  • Please help me understand how ALU operations are compiled to a FPGA : FPGA
    La division en Verilog
    Wed Jan 8 08:05:37 2020 - permalink -
    - https://www.reddit.com/r/FPGA/comments/ellihq/please_help_me_understand_how_alu_operations_are/
    division flf verilog
  • FPGAs for Software Engineers 0: The Basics · rhye.org
    Petit tutoriel fpga/verilog/verilator/yosys
    Sun Dec 15 19:46:02 2019 - permalink -
    - https://rhye.org/post/fpgas-for-software-engineers-0-basics/
    flf fpga verilog yosys
  • Any circuit that can be described in VHDL/Verilog can be also described using HLS?
    Question intéressante
    Mon Dec 2 09:11:54 2019 - permalink -
    - https://forums.xilinx.com/t5/High-Level-Synthesis-HLS/Any-circuit-that-can-be-described-in-VHDL-Verilog-can-be-also/m-p/1049633#M18899
    flf HDL hls verilog VHDL
  • Overview :: Wishbone DDR3 SDRAM Controller :: OpenCores
    Un controleur de DDR3 opensource écrit en vérilog pour les Artix7
    Tue Nov 19 10:05:11 2019 - permalink -
    - https://opencores.org/projects/wbddr3
    ddr3 flf guisselquist verilog
  • Formally Verifying a General Purpose Ultra-Micro Controller
    J'aime bien ce concept d'Ultra-Microcontrôleur. C'est sans doute un micro dans la veine du lipsi (écrit en chisel https://github.com/schoeberl/lipsi)
    Tue Nov 19 10:01:02 2019 - permalink -
    - https://zipcpu.com/formal/2019/11/18/genuctrlr.html
    flf guisselquist lipsi ultramicrocontrôleur verilog
  • YouTube thumbnail
    Getting started with Formal Verification Part 1: Introduction and Solvers - YouTube
    Une série de vidéo sur la vérification formelle en Verilog.
    Wed Nov 13 12:02:47 2019 - permalink -
    - https://www.youtube.com/watch?v=_5R35QFsXM4
    flf symbiotic verilog
  • Retour de Conférence ORConf 2019 | Front de Libération des FPGA
    Je suis encore dans le TGV mais le wifi tourne vachement bien maintenant !
    Du coup j'ai pu faire un billet sur la Conf que je quitte à peine.
    Sun Sep 29 18:56:38 2019 - permalink -
    - http://www.fabienm.eu/flf/retour-de-conference-orconf-2019/
    chisel clash flf fossi openrisc riscv spinalHDL verilog vhdl
  • Pepijn de Vos' 74-Series Project Goes Straight from VHDL to PCB - AB Open
    Synthèse Verilog discrète, à base de composant 74xxx
    Wed Jul 24 13:07:06 2019 - permalink -
    - https://abopen.com/news/pepijn-de-vos-74-series-project-goes-straight-from-vhdl-to-pcb/
    flf pcb verilog yosys
  • CocoTB + Verilator
    \o/ cool ! \o/
    Wed Jun 19 13:52:17 2019 - permalink -
    - https://github.com/chipsalliance/tools-cocotb-verilator-build
    cocotb flf fpga hdl verilator verilog
  • verilog - FSM export using Yosys - Stack Overflow
    Fri Jun 14 20:37:27 2019 - permalink -
    - https://stackoverflow.com/questions/32645965/fsm-export-using-yosys
    flf fsm verilog yosys
  • Un ASIC conçu intégralement avec des logiciels libres | Front de Libération des FPGA
    Fri Jun 14 10:05:19 2019 - permalink -
    - http://www.fabienm.eu/flf/un-asic-concu-integralement-avec-des-logiciels-libres/
    asic efabless flf fpga picorv32 qflow raven riscv verilog
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