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158 results for tags verilog x
  • MicroZed Chronicles: 10 Rules for HDL Development.
    Wed Aug 24 07:51:48 2022 - permalink -
    - https://www.adiuvoengineering.com/post/microzed-chronicles-10-rules-for-hdl-development
    flf verilog vhdl
  • verilog-indeed/nano4k_hdmi_tx: Open-source HDMI/DVI transmitter for the Gowin GW1NSR-powered Tang Nano 4K
    Un autre core HDMI pour la tangnano4k. En verilog cette fois.
    Mon Aug 8 08:47:23 2022 - permalink -
    - https://github.com/verilog-indeed/nano4k_hdmi_tx
    flf hdmi tangnano4k verilog
  • FPGA How To | Project F: FPGA Dev
    Tue Jul 26 08:49:11 2022 - permalink -
    - https://projectf.io/howto/
    flf fpga howto verilog
  • True RMS compute in FPGA. – controlpaths.
    Tue Jul 19 09:21:55 2022 - permalink -
    - https://www.controlpaths.com/2022/07/18/true-rms-compute-in-fpga/
    flf fpga verilog
  • intel/systemc-compiler: This tool translates synthesizable SystemC code to synthesizable SystemVerilog.
    Convertisseur SystemC vers Verilog.
    Avec ce logiciel on peut maintenant dire que SystemC est synthétisable \o/
    Fri Jul 8 08:50:46 2022 - permalink -
    - https://github.com/intel/systemc-compiler
    flf systemc verilog
  • Verilator, le simulateur Verilog le plus rapide du monde | Connect - Editions Diamond
    Thu Jun 30 10:54:17 2022 - permalink -
    - https://connect.ed-diamond.com/hackable/hk-043/verilator-le-simulateur-verilog-le-plus-rapide-du-monde
    flf verilator verilog
  • dian-lun-lin/RTLflow: A GPU acceleration flow for RTL simulation with batch stimulus
    RTLflow se sert de Verilator comme base pour accélérer encore la simulation verilog en utilisant des GPU (carte graphique).
    Projet à suivre
    Tue Jun 28 11:41:39 2022 - permalink -
    - https://github.com/dian-lun-lin/RTLflow
    flf rtlflow verilator verilog
  • Découverte du FPGA européen, le GateMate de CologneChip | Front de Libération des FPGA
    Mon May 2 08:48:32 2022 - permalink -
    - http://www.fabienm.eu/flf/decouverte-du-fpga-europeen-le-gatemate-de-colognechip/
    colognechip flf fpga gatemate icarus verilog yosys
  • sv2chisel, le convertisseur (System)Verilog vers Chisel | Front de Libération des FPGA
    Wed Mar 23 21:50:25 2022 - permalink -
    - http://www.fabienm.eu/flf/sv2chisel-le-convertisseur-systemverilog-vers-chisel/
    chisel flf sv2chisel verilog
  • sipeed/TangNano-9K-example: TangNano-9K-example project
    Exemple officiel Sipeed de projet pour la tang nano 9k
    Tue Mar 8 21:27:07 2022 - permalink -
    - https://github.com/sipeed/TangNano-9K-example
    flf fpga gowin TangNano9k verilog
  • ovh/sv2chisel: (System)Verilog to Chisel translator
    Un convertisseur SystemVerilog vers Chisel.
    Thu Feb 17 20:59:59 2022 - permalink -
    - https://github.com/ovh/sv2chisel
    chisel flf systemverilog verilog
  • brianbennett/fpga_nes: FPGA-based Nintendo Entertainment System Emulator
    Mon Jan 17 16:29:37 2022 - permalink -
    - https://github.com/brianbennett/fpga_nes
    fdf fpga nes verilog
  • Chisel, construire du matériel en langage Scala | Connect - Editions Diamond
    Bonne année,
    Et si on profitait de cette nouvelle année pour mettre de coté le Verilog/VHDL et passer à Chisel ?
    Mon Jan 3 08:31:39 2022 - permalink -
    - https://connect.ed-diamond.com/hackable/hk-040/chisel-construire-du-materiel-en-langage-scala
    chisel flf fpga hdl scala verilog vhdl yosys
  • Open source SystemVerilog tools in ASIC design | Google Open Source Blog
    Pourrons nous bientôt faire du SystemVerilog avec des logiciels open source ?
    Wed Dec 29 09:14:30 2021 - permalink -
    - https://opensource.googleblog.com/2021/09/open-source-systemverilog-tools-in-asic-design.html
    flf systemverilog verilog
  • Cocotb 1.6.0 provides better HDL datatypes, improved coroutine scheduling, and much more
    Cocotb 1.6.0 est sortie
    Thu Oct 21 10:11:30 2021 - permalink -
    - https://www.fossi-foundation.org/2021/10/20/cocotb-1-6-0
    cocotb flf fpga python verilog vhdl
  • T-Head Semiconductor Co., Ltd.
    versions open source (avec les sources verilog) des cores RISCV que sort alibaba !
    Wed Oct 20 15:55:05 2021 - permalink -
    - https://github.com/T-head-Semi
    alibaba flf riscv verilog
  • Статическое в SystemVerilog - SystemVerilog - Языки - Каталог статей - FPGA-Systems
    Article qui semble intéressant sur la simulation en SystemVerilog ... mais c'est du russe !
    Wed Oct 20 11:09:12 2021 - permalink -
    - https://fpga-systems.ru/publ/jazyki/systemverilog/staticheskoe_v_systemverilog/13-1-0-142
    flf systemverilog uvm verilog
  • antmicro/verilator-dynamic-scheduler-examples
    On peut désormais faire de la simulation UVM avec Verilator, grace  à l'ajout du scheduler dynamic par Antmicro
    Thu Oct 14 09:03:50 2021 - permalink -
    - https://github.com/antmicro/verilator-dynamic-scheduler-examples
    antmicro flf systemverilog uvm verilator verilog
  • hdl-util/hdmi: Send video/audio over HDMI on an FPGA
    Un core HDMI en SystemVerilog
    Mon Sep 20 14:16:08 2021 - permalink -
    - https://github.com/hdl-util/hdmi
    flf hdmi systemverilog verilog
  • GitHub - aappleby/MetroBoy: A repository of gate-level simulators and tools for the original Game Boy. - Liens en vrac de sebsauvage
    Reverse-engineering de la game boy à partir de photos du silicium !
    Fri Sep 3 08:44:37 2021 - permalink -
    - https://sebsauvage.net/links/?dan9kQ
    flf gameboy verilog
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