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123 results for tags verilog x
  • Verilog To Minecraft
    Pourquoi synthetiser sur des FPGA/ASIC quand on peut le faire pour Minecraft !
    Tue Oct 20 11:37:46 2020 - permalink -
    - https://github.com/itsFrank/MinecraftHDL/blob/master/markdown/poster_pdf.pdf
    flf minecraft verilog
  • Super-Mario full-stack !
    Un jeux vidéo maison (fortement) inspiré de SuperMario écrit en C++ et qui se compile sur une console RISC-V en Verilog synthétisable sur la carte ULXS3 (full open-source).
    Mon Sep 21 09:21:09 2020 - permalink -
    - https://github.com/dan-rodrigues/super-miyamoto-sprint
    c++ console flf fpga riscv supermario verilog
  • The Case of the Phantom Packets - A Formal Debugging Posterchild | Electronics etc…
    Comment reproduire un bug dans une transmission grâce à la méthode formelle.
    Thu Aug 20 15:26:36 2020 - permalink -
    - https://tomverbeure.github.io/2019/12/14/A-Formal-Debugging-Posterchild.html
    flf formal verilog yosys
  • FPGA Pong | Project F - FPGA Development
    Pong en verilog
    Thu Aug 20 09:26:58 2020 - permalink -
    - https://projectf.io/posts/fpga-pong/
    flf fpga jeux-vidéo pong verilog
  • My first experience with Formal Methods
    Introduction aux tests formels
    Sat Aug 1 21:49:25 2020 - permalink -
    - http://zipcpu.com/blog/2017/10/19/formal-intro.html
    flffpga guisselquist verilog yosys yosys-smtbmc
  • Verilog Tutorial
    Sat Aug 1 14:14:47 2020 - permalink -
    - http://asic-world.com/verilog/veritut.html
    asic-world flf fpga tutorial verilog
  • Getting started with Formal Verification - YouTube
    Toute l'introduction pour apprendre à faire de la vérification formelle avec yosys.
    Tue Jul 21 17:30:11 2020 - permalink -
    - https://www.youtube.com/playlist?list=PLX1FD-Xa88fbMhT-tTe67O2gz_UwEjz9-
    flf formal fpga verilog yosys
  • Google libère les ASIC avec un PDK open source en 130 nm | Front de Libération des FPGA
    Sun Jul 5 20:38:31 2020 - permalink -
    - http://www.fabienm.eu/flf/google-libere-les-asic-avec-un-pdk-open-source-en-130%e2%80%afnm/
    130nm asic flf google sky130 verilog vhdl yosys
  • core_usb_host in Verilog
    un contrôleur USB en verilog en moins de 400LUT.
    Mon Jun 29 09:23:28 2020 - permalink -
    - https://github.com/ultraembedded/core_usb_host
    flf usb verilog
  • Xilinx met Unisim en opensource
    La bibliothèque de simulation de Xilinx Unisim est désormais publiée en opensource (licence apache) \o/
    Sat Jun 27 11:46:06 2020 - permalink -
    - https://github.com/Xilinx/XilinxUnisimLibrary
    flf unisim verilog xilinx
  • Fixed Point Numbers in Verilog | Project F
    Virgule fixe en verilog
    Tue May 26 19:48:04 2020 - permalink -
    - https://projectf.io/posts/fixed-point-numbers-in-verilog/
    flf fpga math verilog
  • Vous quittez la zone privative, pour entrer dans la zone libre ;)
    Thu May 14 15:09:41 2020 - permalink -
    - https://github.com/Obijuan/open-fpga-verilog-tutorial/wiki/Chapter-0%3A-you-are-leaving-the-private-sector
    flf fpga verilog yosys
  • Initial values or no initial values? : FPGA
    Grand débat sur Reddit. Par expérience je peux vous dire que ça suscite des passions.
    J'ai longtemps été persuadé que les valeurs initiales étaient le mal absolu en FPGA.
    Mais non, ce sont les ASIC qui ne les supportent pas.
    Wed May 13 20:21:11 2020 - permalink -
    - https://www.reddit.com/r/FPGA/comments/gib9x8/initial_values_or_no_initial_values/
    asic flf fpga initial verilog
  • Game Of Life in Verilog
    Wed May 6 14:11:45 2020 - permalink -
    - https://gist.github.com/devdsp/1009761
    flf game-of-life gol verilog
  • Antmicro · SystemVerilog linting and formatting with FuseSoC - Verible integration
    Un compilateur SystemVerilog (et pas un synthétiseur) libre développé conjointement par Antmicro, google et la CHIPS Alliance.
    Sat May 2 08:12:48 2020 - permalink -
    - https://antmicro.com/blog/2020/04/systemverilog-linter-and-formatter-in-fusesoc/
    flf systemverilog verilog
  • Initialize Memory in Verilog | Project F
    Pour initialiser une ram en Verilog
    Thu Apr 16 21:01:20 2020 - permalink -
    - https://projectf.io/posts/initialize-memory-in-verilog/
    flf fpga verilog
  • Rules for new FPGA designers
    Les commandements du débutant en FPGA
    Thu Apr 16 11:11:26 2020 - permalink -
    - https://zipcpu.com/blog/2017/08/21/rules-for-newbies.html
    flf gisselquist verilog
  • Cheap Spectral Estimation
    Tue Apr 14 12:00:14 2020 - permalink -
    - https://zipcpu.com/dsp/2020/03/17/cheap-spectra.html
    dsp flf guisselquist spectre verilog
  • Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!
    Un papier à lire sur les assignement bloquant/non-bloquant
    Fri Apr 10 16:52:27 2020 - permalink -
    - http://www.sunburst-design.com/papers/CummingsSNUG2000SJ_NBA.pdf
    concurence flf verilog
  • YouTube thumbnail
    mcy - measuring the coverage of your testbenches - YouTube
    Mon Apr 6 21:37:06 2020 - permalink -
    - https://www.youtube.com/watch?v=NKzqRum1ksg&feature=youtu.be
    couverture flf fpga test verilog yosys
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