Comment déverminer un PCIe avec une méthode formel (yosys inside)

\o/, Wavedrom a plein de sous pour développer son super soft de rendu de chronogrammes !

Le kit de développement qui pousse à l'extrême la notion de «fonctionne juste avec l'usb».
La carte rentre entièrement dans le port usb et permet de faire tourner un petit cœur RISC-V.
Le FPGA est un ICE40 5k LUT entièrement compatible avec les outils open-source.

Matthew continue sa série d'article sur le développement d'un BFM avec CocoTB + verilator

Scala ide plugin

To have beautiful colors in vim with FIRRTL

Un logiciel universel pour piloter tous les oscillos

Comment faire de l'ethernet sans phy avec un FPGA minimaliste.

Un adc avec les LVDS d'un FPGA.

\o/

Google nous propose un nouveau logiciel libre pour parser du systemVerilog.

Un system-on-module avec un Polarfire «SOC». Muni d'un quad cores RISCV 64bits et son compagnon temps réel 64bits également.
Détrônera-t-il le Zynq de Xilinx ?

Un petit programme pour faire de belles tables de registres dans ses documentations.
Il est même possible de faire des rendu mapping mémoire : https://github.com/drom/bitfield/issues/24

Un utilitaire permettant d'installer la plupart des toolchains libre pour le FPGA.

Version 2.0 du chisel book. Avec une version traduite en Chinois.

Pour voir toutes les «main()» disponibles dans un répertoire sbt racine :

sbt 'show discoveredMainClasses'

Les main() sont en fait des classes qui étendent App :

class MyObj extends App {
}

Ce sont ces classes qui sont appelé quand on fait un :

sbt "runMain ..."

Ce projet permet d'écrire des modules «boites» pour GNU-Radion en Verilog. Le verilog ne sera pas synthétisé mais compilé avec Verilator pour permettre d'effectuer sa tâche de traitement du signal.

Comme verilator est extrêmement rapide, cela permet d'avoir le traitement en production sur son PC et de pouvoir le synthétiser ultérieurement sur FPGA si besoin.

If you are designing your gateware with Chisel-HDL and testing it with CocoTB, you will need some script like that.

• to add waveform under verilog TOP generated for Icarus simulation
• To generate all cocotb files for testing a Chisel module
• To inject some SystemVerilog code in verilog generated for Formal verification (assume/assert/cover/...)

Le GD32VF basé sur un core RISC-V est un copier/coller du GD32F basé lui sur un core ARM.
Et la datasheet semble également être un copier/coller avec un chercher/remplacer !
Mais bon, il marche quand même hein ;)

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