Grand débat sur Reddit. Par expérience je peux vous dire que ça suscite des passions.
J'ai longtemps été persuadé que les valeurs initiales étaient le mal absolu en FPGA.
Mais non, ce sont les ASIC qui ne les supportent pas.

Un compilateur SystemVerilog (et pas un synthétiseur) libre développé conjointement par Antmicro, google et la CHIPS Alliance.

Pour initialiser une ram en Verilog

Les commandements du débutant en FPGA

Un papier à lire sur les assignement bloquant/non-bloquant

Un livre libre «en ligne» se voulant une référence Verilog des différents «blocs» de conception utilisés dans les FPGA.

Bientôt disponible sur groupgets !

De la radio logiciel avec des FPGA par Dan Guisselquist.

Comment faire de la preuve formelle avec Chisel

Ce projet permet d'écrire des modules «boites» pour GNU-Radion en Verilog. Le verilog ne sera pas synthétisé mais compilé avec Verilator pour permettre d'effectuer sa tâche de traitement du signal.

Comme verilator est extrêmement rapide, cela permet d'avoir le traitement en production sur son PC et de pouvoir le synthétiser ultérieurement sur FPGA si besoin.

If you are designing your gateware with Chisel-HDL and testing it with CocoTB, you will need some script like that.

• to add waveform under verilog TOP generated for Icarus simulation
• To generate all cocotb files for testing a Chisel module
• To inject some SystemVerilog code in verilog generated for Formal verification (assume/assert/cover/...)

Un processeur 8bits fait de logique 74xxx discrète qui communique en UART.
Le tout avec le modèle verilog disponible pour simuler ça dans son salon.

Vous connaissez UVM, mais vous avez du mal avec SystemVerilog. Et puis surtout, vous n'avez pas les moyens d'investir dans un simulateur supportant SystemVerilog ?
Voici donc un portage de UVM en Python ... qui utilise Cocotb bien sur ! et Icarus (vivement verilator).

La division en Verilog

Petit tutoriel fpga/verilog/verilator/yosys

Question intéressante